一种提高栅氧化物介电常数的方法
从90 nm 技术节点开始，等离子氮化SiON 栅氧化层被广泛用作先进的CMOS 器件制造。作为传统SiO2 栅氧化层的替代材料，SiON 栅氧化层因其具有较高的介电常数而能有效地抑制硼等栅极掺杂原子在栅氧化层中的扩散。氮化后热退火处理(Post Nitridation Anneal, PNA)是制备等离子氮化SiON栅氧化层的一个重要步骤，主要用于修复晶格损伤并形成稳定Si-N 键，同时在氧化氛围下通过界面的二次氧化反应来修复SiO2/Si 界面的损伤。本文通过对传统栅氧制备工艺中PNA 单一高温退火工艺的温度、气体氛围进行优化，提供了一种通过提高栅氧化物的氮含量来提其高介电常数的方法。实验数据表明，与传统的制备方法相比，采用本方法所制备的SiON 栅氧化层中氮含量可以提高30%以上，栅氧界面态总电荷可减少一个数量级，PMOS 器件的NBTI 寿命t0.1% 和t50%可分别提高15.3% 和32.4%。
1、引言
超大规模集成电路(VLSI)和特大规模集成电路(ULSI)的快速发展，对器件加工技术提出更多的特殊要求，其中MOS 器件特征尺寸进入纳米时代对栅氧化层的要求就是一个明显的挑战。栅氧化层的制备工艺是半导体制造工艺中的关键技术，直接影响和决定了器件的电学特性和可靠性。
MOSFET器件的关键性能指标是驱动电流，驱动电流的大小取决于栅极电容。栅极电容与栅极表面积成正比，与栅介质厚度成反比。因此，通过增加栅极表面积和降低栅介质厚度均可提高栅极电容，而降低栅介质SiO2 的厚度就变成推进MOSFET 器件性能提高的首要手段。
但当半导体技术进入90 纳米时代以来，传统单纯降低SiO2 厚度的方法遇到了前所未有的挑战。因为这时候栅介质SiO2 的厚度已经很薄(<20 魡)，栅极漏电流中的隧道穿透机制已经起到主导作用。随着SiO2 厚度的进一步降低，栅极漏电流也会以指数形式增长。栅介质厚度每降低2魡，栅极漏电流就会增加10 倍。另一方面，栅极、SiO2 栅介质和硅衬底之间存在杂质的浓度梯度，随着栅介质厚度的不断降低，栅极里掺入的硼等杂质会从栅极中扩散到硅衬底中或者固定在栅介质中，这会影响器件的阈值电压，从而影响器件的性能。诚然，增加栅介质厚度可以有效抑制栅极漏电流和栅极中杂质的扩散，但是晶体管驱动电流、翻转延迟时间等关键性能也会大打折扣。这种驱动电流和栅极漏电对栅介质厚度要求上的矛盾，对于传统的SiO2 栅介质而言是无法回避的。
C = e0KA/t
其中，C = 栅极电容;e0 = 在空气中的电容率;K= 材料的介电常数;A= 栅极表面积;t= 栅介质厚度。
从栅极电容的公式中我们可以看出，栅极电容不仅取决于栅极表面积和栅介质厚度，还取决于栅介质的介电常数，故减少栅介质厚度不是提高栅极电容的唯一方法。即使栅介质厚度保持不变，提高栅介质的介电系数K 也可达到降低EOT 及增加栅极电容的效果。因此，如何提高栅介质的介电系数K成为了当务之急。
在现阶段，提高栅介质的介电系数的方法大致有两大类：
一类是采用全新的高介电系数的材料作为栅介质，如氮氧化铪硅(HfSiON)等。但采用全新材料涉及到栅极材料的选择，晶格常数的匹配及曝光蚀刻等一系列工艺集成问题，技术开发周期相对较长，不能立即满足45 纳米技术的迫切需求。同时全新材料在技术上与以前工艺有较大差异，技术更新的成本过高。
另一大类则仍保持SiO2 作为栅介质，通过SiO2氧化膜里掺入氮使之成为致密的SiON 来提高栅介质的介电系数。因为传统栅介质SiO2 的K 值是3.9，而纯的Si3N4 的K 值可达到7，通过掺杂氮的多少可以实现对SiON 栅介质介电系数剪裁的目的。氮原子的掺入还能有效地抑制硼等栅极掺杂原子在栅介质中的扩散。同时，该方法仍然采用SiO2 作为栅介质的主体，因此与前期技术有良好的连续性和兼容性。
目前业界通常有三种主要的方法可实现SiO2中的氮掺杂以形成SiON。
第一种方法是在SiO2 的生长过程中通入NO 等含氮气体，从而在生长过程中直接掺入氮。但这种方法掺杂的氮均匀性很难控制，不能适应半导体生产的要求。
第二种方法是在SiO2 介质生长完成后，采用在NO/N2O 等含氮气体环境中进一步退火的办法掺杂氮。这种方法掺入的氮原子容易聚积在SiO2 和沟道的界面处，从而对沟道中载流子的迁移速度产生负面影响。
第三种方法是在SiO2 生长结束后，通过等离子体实现氮掺杂。该方法掺入的氮原子浓度高，深度上主要分布在栅介质的上表面而远离SiO2/ 沟道界面，是目前半导体业界广泛接受的提高栅介质介电系数的方法。其具体工艺由三步组成：
1)采用ISSG(In-Situ Steam Generation)原位水蒸汽氧化方法生长SiO2 介质层;
2)采用DPN(Decoupled Plasma Nitridation)氮气等离子体向SiO2 介质中掺杂氮;
3)采用PNA(Post Nitridation Anneal)高温退火工艺稳定N 掺杂及修复介质中的等离子体损伤。
在上述制备工艺中，由于栅介质中掺入的氮原子浓度高且主要分布在栅介质的上表面，因此对后续PNA 高温退火工艺的温度、气体氛围和时间间隔必须严格控制，以防止本征氧化层和有机吸附对氮掺杂造成的影响;此外，PNA 的高温退火工艺既容易造成表面氮原子的挥发，又能使氮原子获得能量而继续扩散，造成部分氮原子聚积在SiO2/Si 界面处，从而对沟道中载流子的迁移速度产生负面影响。
本文对上述制备工艺中PNA 的单一高温退火工艺的温度、气体氛围做了优化，提供了一种通过提高栅氧化物氮含量来提高其介电常数的方法。
2、实验和测试方法
实验采用300 mm，P 型(100)硅晶圆，电阻率8～12Ω-cm，在氧化工艺前对硅片表面进行标准清洗。栅氧化层采用AMAT Centura ACP 快速退火设备制备。
首先对基底执行热氧化操作和热处理操作，以形成具有稳定和均匀的目标厚度的SiO2 栅氧化层;其次通过等离子体氮化技术对所述SiO2 栅氧化层进行氮的注入，使SiO2 中的部分O 原子由N 原子取代形成Si-N键，从而将所述SiO2 栅氧化层调整为具有一定氮浓度和介电常数的SiON 栅氧化层;然后通过高温(1000℃-1100℃)和纯惰性气体(如N2 等) 氛围对SiON 栅氧化层进行氮化处理，以修复晶格损伤并形成稳定Si-N 键，从而形成稳定的氮含量和介电常数;最后在低温(500℃-800℃) 的氛围下对SiON 栅氧化层进行再氧化处理，以修复SiO2 / Si 界面。
栅氧化层厚度和氮含量利用Revera RVXTM1000X-Ray Photoelectron Spectroscopy 测量和表征。栅氧化层界面态利用SEMILAB FAaSTR 350 来测量和表征。PMOS 器件的NBTI (Negative Bias Temperature Instability)性能利用Agilent 4072 来测量和表征。
3、实验结果分析
栅氧中的氮主要利用DPN 工艺通过氮气等离子体向SiO2 介质中掺杂氮来实现，其氮含量主要由DPN 的工艺条件来决定。增加栅氧中的氮含量有助于提高栅氧的介电常数并降低栅氧的漏电流，同时，氮含量越高其对抑制硼等栅极掺杂原子在栅介质中扩散的能力也越强。因此，优化现有工艺条件，提高栅氧中的氮含量成为一个极为迫切的要求。
表1 为采用高温氮化和低温ISSG 再氧化处理后栅氧氮浓度的变化。实验数据表明，在保持相同DPN 工艺条件下，与仅仅采用单一高温纯氧气退火处理工艺相比，引入高温氮化和低温ISSG 再氧化处理后，栅氧中氮浓度可以提高30%以上。实验结果表明，高温纯氮气气氛有助于增加掺杂氮与硅成键的几率，有助于促进栅氧中氮的键合和稳定，可以实现在现有工艺条件下提高栅氧化物介电常数并对其介电常数进行精确剪裁的目的。
DPN 等离子体在对栅介质进行氮掺杂的同时，高能粒子的碰撞会对栅介质产生损伤。对于65 纳米以下技术节点而言，栅介质厚度相对较薄，等离子体中的高能粒子穿透栅介质直接损伤沟道及界面的危险急剧增加，必须采用改进方法予以解决。
本文通过高温和纯惰性气体(如N2 等)氛围对SiON 栅氧化层进行氮化处理，以修复DPN 工艺中造成的晶格损伤并形成稳定Si-N 键，从而形成稳定的氮含量和介电常数;然后在低温的氧化氛围下对SiON 栅氧化层进行ISSG 再氧化处理，利用原子氧的强氧化作用来修复SiO2/Si 的界面缺陷，结果如表2 所示。数据表明，与仅仅采用单一高温纯氧气退火处理工艺相比，引入高温氮化和低温ISSG 再氧化处理后，栅氧化层Si/SiO2 界面态得到了有效的改善，其界面态总电荷减少了一个数量级。实验结果表明，高温氮化和低温ISSG 再氧化处理可有效改善栅氧的界面态。
如前所述，在DPN 工艺后引入高温氮化和低温ISSG 再氧化处理后得到的栅氧化物薄膜体内缺陷少，界面态度也比较小，氧化物薄膜的质量比较高。表3 为高温氮化和低温ISSG 再氧化处理对PMOS器件NBTI 寿命的影响。数据表明，与仅仅采用单一高温纯氧气退火处理工艺相比，引入高温氮化和低温ISSG 再氧化处理后，栅氧化层的0.1% 和t50%分别提高了15.3%和32.4%。实验结果表明，高温氮化和低温ISSG 再氧化处理可有效改善PMOS 器件的NBTI 性能。
4、结论
本文通过对传统栅氧制备工艺中PNA 单一高温退火工艺的温度、气体氛围做了优化，提供了一种通过提高栅氧化物氮含量来提高其介电常数的方法。采用本文提供的方法制备的SiON 栅氧化层不仅具有稳定的氮含量，而且能有效提高栅氧化物氮含量30%左右，从而使所制备的栅氧化物具有较高的介电常数，实现了对SiON 栅介质介电系数精确剪裁的目的。同时，采用本方法所制备的SiON 栅氧化层界面态总电荷可减少一个数量级，PMOS 器件的NBTI 寿命t0.1% 和t50%可分别提高15.3% 和32.4%。
